מעגלים מודפסים Board Design בע

שלמות אות

ההכרח במימוש סימולציות של שלמות אות בתכנון ברמת הלוח ובתכנון מערכות הוא: לאמת שתכנון החומרה הלוגי, הממומש בתוך שכבות ה-layout של הלוח המודפס, יתפקד כפי שתוכנן. יתרה מזאת, הסימולציות רצות בביצועים ברמות טיפוסיות, מקסימליות ואיטיות של מעגלים משולבים, וכך מבטיחות שהתכנון הלוגי יפעל ברמות ביצועים אלו וכן מאמתות שהתכנון יהיה שולי. ביצועי הסימולציה ברמה טיפוסית, רמה מקסימלית ורמה איטית מאמתים גם שהמעגלים המשולבים הנוטלים חלק בסימולציות, מדומים בטמפרטורה של 0 עד 80 מעלות צלזיוס בהתאמה לביצועים ברמה טיפוסית, רמת מקסימום ורמה איטית.
שלמות האות ממומשת בשני מקרים:
א. סימולציית קדם layout. במקרה זה nets קריטיים מדומים לפני ה-layout (DDR2, DDR3, שעונים, קווי בקרה, ערוצי תקשורת קנייניים וכו'), בכדי להגדיר את מגבלות ה-layout.
ב. סימולציה שלאחר ה-layout. במקרה זה אותן nets קריטיים מדומים לאחר ה-layout בכדי לאמת שה-layout של הלוח עונה על דרישותיו של מתכנן הלוח.
מימוש ניתוח Cross Talk ובדיקת layout על גבי הלוח המוגמר:
שירות שלמות האות כולל "ניתוח Cross Talk" ו"בדיקת layout" של הלוח.


 
   
© Copyright 2012 | All Rights Reserved to TracePcb Ltd.